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【2h】

Layout-Driven Test-Architecture Design and Optimization for 3D SoCs under Pre-Bond Test-Pin-Count Constraint

机译：在预绑定测试引脚数约束下针对3D SoC进行布局驱动的测试架构设计和优化

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作者
Li Jiang; Qiang Xu; Krishnendu Chakrabarty; T. M. Mak;
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年度 2010
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1. Integrated Test-Architecture Optimization and Thermal-Aware Test Scheduling for 3-D SoCs Under Pre-Bond Test-Pin-Count Constraint [J] . Jiang L., Xu Q., Chakrabarty K., Very Large Scale Integration (VLSI) Systems, IEEE Transactions on . 2012,第9期

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2. SOC Test-Architecture Optimization for the Testing of Embedded Cores and Signal-Integrity Faults on Core-External Interconnects [J] . QIANG XU, YUBIN ZHANG, KRISHNENDU CHAKRABARTY ACM Transactions on Design Automation of Electronic Systems . 2009,第1期

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3. Hybridizing grey wolf optimization with differential evolution for global optimization and test scheduling for 3D stacked SoC [J] . Zhu Aijun, Xu Chuanpei, Li Zhi, Chinese Journal of Systems Engineering and Electronics . 2015,第2期

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4. Layout-driven test-architecture design and optimization for 3D SoCs under pre-bond test-pin-count constraint [C] . Jiangs Li, Xu Qiang, Chakrabarty Krishnendu, Computer-Aided Design - Digest of Technical Papers, 2009. ICCAD 2009 . 2009

机译：在预绑定测试引脚数约束下针对3D SoC进行布局驱动的测试体系结构设计和优化
5. Design for pre-bond testability in 3D integrated circuits. [D] . Lewis, Dean L. 2012

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